FET差動増幅回路＋オペアンプのノイズ解析

JFET差動増幅とオペアンプを組み合わせた回路の入力換算雑音密度をシミュレーションします。

シングルの差動増幅では1.51nV/√Hzとなり目標値に達しませんでした。

この回路の入力換算雑音密度を計算してみます。

シミュレーション結果と計算値はかなり近い値となりました。

次に、３パラのJFET差動増幅とオペアンプを組み合わせた回路の入力換算雑音密度をシミュレーションします。発振対策も一部取り入れています。

３パラの差動増幅では0.93nV/√Hzとなり目標の1nV/√Hzを下回る結果になりました。

この回路についても入力換算雑音密度を計算してみます。





シミュレーション結果と計算値の差は４％程度しかなく十分満足できる結果でした。

この回路の雑音に関して最も大きなファクターはJFETの熱雑音になります、次は全体のゲインを決めている抵抗（JFETのゲートとグランド間の抵抗）の熱雑音になります。JFETのドレインに接続される抵抗にはオペアンプの雑音電流が流れるので、抵抗値が大きい場合にはバイポーラではなくFET入力のオペアンプを使用した方が良いと思います。

参考文献：
　　小川一朗．抵抗の熱雑音が見える１nV/√Hz亭雑音プリアンプ．トランジスタ技術．ＣＱ出版社．2014-8．p.94−111．

　　遠坂俊昭．トランジスタで作る低雑音アンプ その２．トランジスタ技術．ＣＱ出版社．2006-9．p.231−235．ＣＱ出版社