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2022/07/12

FET差動増幅回路の解析

バイポーラ素子の入力は電流で出力も電流です。電流で電流を制御する素子、電流を増幅する素子とも言えます。入力(ベース電流)と出力(コレクタ電流)との比を電流増幅率hFEと言います。

一方、FETの入力は電圧で出力は電流です。電圧で電流を制御する、電圧を電流に変換して増幅する素子と言えます。バイポーラ素子のhFEに当たるFETのパラメータは相互インダクタンスgmです。gmとは入力(ゲート電圧)の変化量と出力(ドレイン電流)の変化量との比です。

LTSpiceを使って2SK2145の入力と出力の特性(VgsーId特性)をシミュレーションし、合わせてgmを計算で求めグラフ上にプロットしてみます。2SK2145は2SK117のデュアルタイプと言われています。トラ技から持ってきたLTSpiceのモデルも同じパラメータを使っているようです。

Photo_20220712133401
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gmの値は一定ではなく、ドレイン電流によって変化します。あとで述べますが、雑音はgmの大きさに反比例します。ドレイン電流はたくさん流す方が良いということになりますが、欲張りすぎると素子のバラツキの大きな領域で使うということになってしまいます。

ゲートー・ソース間電圧Vgsを0Vとした時のドレイン電流IdがIdssです。2SK2145はこれによってランク分けされています。Yランク:1.2mA〜3.0mA、GRランク:2.6mA〜6.5mA、Yランク:6.0mA〜14.0mAとなっていて、すべてのランク品が秋月で購入可能です。


さて、JFETを使った差動増幅回路のゲインはどうなるのでしょうか。参考文献に式の導き方を含めて解説があります。ここでは結果だけを載せさせていただきます。

Photo_20220712133501


次にLTSpiceを使って差動増幅回路のシミュレーションを行ってみます。

Photo_20220712133601
Photo_20220712133602

ゲインは25.55dB(18.95倍)でした。



次にゲインを計算してみます。まずアイドリング状態のVgsをLTSpiceを使って求めます。

Photo_20220712133701
入力に信号が入っていない時のVgsは-133.7mVです。


この値をVgsーgmのグラフに当てはめます。

Photo_20220712133801
gmは13.05mΩ−1と読めます。

ゲインを計算してみます。

Photo_20220712133802

ゲインは19.57倍になりました。シミュレーションと計算(実態はシミュレーション?)の差は約3%です。



次にFETを3パラにしてシミュレーションしてみます。

Photo_20220712133901
Photo_20220712134001

ゲインはシングルと同じ25.55dB(18.95倍)でした。


次にアイドリング時のVgsを求めます。

Photo_20220712134002
当然ですが、入力に信号が入っていない時のVgsは-133.7mVです。
FET1個のgmは13.05mΩ−1です。


ゲインを計算します。
Photo_20220712134101

gmは3倍になっていますがドレイン抵抗の値は3kΩ → 1KΩになっていますから計算したゲインはシングルと同じになります。




参考文献:
  遠坂俊昭.トランジスタで作る低雑音アンプ その4.トランジスタ技術.CQ出版社.2006-11.p.240−248.CQ出版社

 

 

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